高級ASIC設計工程師(無線信道)

待聘編制  1人

 

崗位職責:

1、定義設計模塊結構并編寫芯片設計規范;

2、使用VHDL/Verilog編寫邏輯模塊的RTL代碼;

3、編寫測試向量對模塊進行仿真驗證;

4、在FPGA平臺上進行芯片級的測試驗證;

5、進行模塊級的芯片綜合與時序分析;

6、編寫完整的設計和驗證報告。

 

任職要求:

1、具有電子或通信工程類碩士以上學歷;

2、熟練運用Verilog/VHDL進行芯片前端設計,熟練運用設計仿真綜合和測試工具,如quartus,Xilinx,modelsim,nc,debussy,邏輯分析儀,信道仿真設備等;

3、具備電路思想,并擁有故障定位和解決問題的能力;

4、有3年以上低功耗或低成本芯片設計經驗;

5、擁有CMMB、DTMB、LDPC、DVB等項目經驗者優先;

6、工作認真嚴謹,積極上進;

7、良好的團隊合作意識和溝通能力。

  

應聘者請提供詳細的中英文簡歷及薪資需求。Mail:[email protected]      電話:021-61871158

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